芯耀
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整个时钟单元（clock unite）包含时钟发生器（clock generator）和时钟缓冲器（ clock buffer）两个主要的部分，接下来让我们详细介绍一下它们。
一、时钟发生器介绍
你是否曾遇到过需要多个不同频率时钟源的系统设计呢？要是有单个器件能同时为你生成所有这些时钟源，那会怎样呢？没错，这样的产品确实存在。它被称为时钟发生器，这也是本篇文章的主题。
例如，像网络、工厂自动化或医学成像等系统，通常都需要不同的时钟频率。因此，电路板上会安装多个振荡器和（或）晶体，这就产生了许多潜在的故障点。使用时钟发生器不仅能解决你的系统问题，还能提高可靠性，并简化物料清单（BOM）管理，因为一个时钟发生器可以替代多个分立的时钟源。希望在看完本篇文章后，你将能够为自己的设计选择合适的时钟发生器，并以正确的方式使用它。
虽然听起来很简单，但压控振荡器（VCO）的频率范围是时钟发生器的一个关键参数，因为它决定了我们是否能够一起生成所有的系统时钟。通过计算所有所需时钟频率的最小公倍数，就可以得出所需的压控振荡器频率。遗憾的是，有些情况下得出的压控振荡器频率过高，不太现实。例如，在这儿所示的系统中，时钟发生器的压控振荡器频率至少会达到15GHz。
为了解决这个问题，人们可以选择一个包含多个锁相环/压控振荡器的时钟发生器。然后，每个锁相环/压控振荡器将负责处理所有处于相同频率域的时钟。解决这个问题的另一种方法是选择一个带有嵌入式分数分频器的时钟发生器。分数分频器的分辨率将决定输出时钟的频率精度。在这个例子中，输出频率比24MHz的目标频率低了50ppm。除了频率精度之外，分数分频器还会产生额外的杂散信号。
为了生成纯净的输出时钟，锁相环（PLL）环路滤波器的带宽应尽可能宽。通常，环路带宽会高于100KHz。一般来说，对于带宽较宽的滤波器，鉴相器频率也应该较高。鉴相器频率较高还有另一个好处，那就是N分频器的值会更小，这样能很好地降低锁相环噪声。为了确定鉴相器的最大可能频率，我们可以计算参考时钟和压控振荡器之间的最大公因数。
在所示的例子中，输入时钟为25MHz，这样鉴相器频率最高可以达到25MHz。然而，如果输入时钟是24MHz，鉴相器的最高可能频率就只有2MHz了。较低的鉴相器频率可能也可行，但如果不行的话，你可以选择一个带有分数N分频锁相环的时钟发生器。
分数N分频锁相环的一个缺点是分数运算单元可能会产生额外的杂散信号。通过精心设计，你可以将杂散信号推到更高的偏移频率处，这样它们就不会干扰系统性能了。
为了减少辐射发射，一些时钟发生器支持扩频时钟（SSC）技术。SSC即扩频时钟，这是一种常见的降低电磁干扰（EMI）的技术。根据扩展的程度，基频tone会降低6dB或更多。调制深度和调制曲线通常是可配置的，这使得用户能够选择合适的设置，使其符合系统频谱模板限制。
时钟发生器的一个独特特性是集成了环路滤波器组件。环路滤波器通常是可配置的，以便提供一定的灵活性。这个特定的环路滤波器示例经过设计，能使环路带宽最大化。
当时钟发生器只需通过串行外设接口（SPI）或集成电路总线（I2C）对几个寄存器进行编程就能改变频率时，它的灵活性会带来极大的便利。通常，你会在时钟发生器中发现集成的非易失性存储器，比如EEPROM。在某些应用场景中，如果没有微控制器或FPGA在启动前对时钟发生器进行编程和配置，EEPROM就能派上用场。人们还能找到支持引脚模式的时钟发生器，用户可以通过引脚连接从几种预定义的配置中选择一种。
较新的时钟发生器器件通常会支持各种电源电压，并允许为不同的功能模块提供不同的电源电压。工业级温度的时钟发生器也非常受欢迎。对于恶劣环境下的应用，有汽车级的时钟发生器，其工作温度最高可达125℃。
到目前为止，我们还没有过多地讨论抖动性能。并非每个时钟发生器的设计都需要达到业界领先的抖动性能（小于50fs），尽管设计裕度大总是件好事。一般来说，就抖动性能而言，时钟发生器有两种类型：通用型和高性能型。通用型时钟发生器易于使用，可替代晶体和振荡器，并且集成了EEPROM、LDO、扩频功能等等。它们适用于生成CPU或内存时钟以及诸如外设部件互连高速总线（PCIE）等标准的接口时钟的系统。
高性能时钟发生器通常采用高速、低噪声工艺制造，因此它们能够实现均方根抖动小于300fs的性能。这些器件适用于需要10Gbps、25Gbps甚至更高数据速率的高性能系统。
二、时钟缓冲器（Buffer）介绍
时钟缓冲器是最常见的电路之一，几乎在任何电子系统中都能找到，从你口袋里的手机到遥远太空中的卫星。这张方框图展示了时钟缓冲器的基本概念，即接受一个输入信号，并在其输出端分配多个相同的输入信号副本。
从很高的层面来讲，时钟缓冲器可以分为三个部分：输入、分配和输出。缓冲器可能包括一个逻辑控制模块，用于实现一些可选功能，比如输出通道的使能/禁用、输入或者设备配置。让我们来探究一下在缓冲器中需要关注哪些关键参数。
缓冲器的电源通常有两种类型：单电源或双电源。单电源只需要一个VDD电源域，例如3.3V、2.5V或1.8V。然而，单一的VDD电源轨可能会使从输入到输出的电平转换变得困难。
双电源分为核心电源和输出电源，这为电平转换提供了优势，同时也能在输入和输出之间实现更好的隔离。使用双电源的缺点是它需要多个VDD电源域，并且两个电源域都需要进行电源滤波，尤其是对于对性能敏感的应用来说。使用双电源的缺点是它需要多个VDD电源域，并且两个电源域都需要进行电源滤波，尤其是对于对性能敏感的应用来说。
时钟缓冲器可以接受单端信号或差分信号，或者两者都能接受。单端信号中最常见的类型是CMOS）信号。对于差分信号，你会看到多种应用，如LVDS）、HCSL、CML、LVPECL。单端时钟缓冲器的走线更容易，并且通常需要的终端电阻较少，但抗噪声能力可能较差。来自其他信号或接地的噪声很容易耦合到信号路径中，从而降低性能。差分信号本质上能够抑制共模噪声，并且天生就能消除偶次谐波。
PCB设计师在布线时确实需要更加小心，以确保差分走线匹配，从而实现最佳的抗噪声能力。通用缓冲器是另一种多功能的选择，它能够输入和输出单端和差分两种格式的信号，但代价是需要一些额外的内部电路。
对于单端时钟输入，重要的规格包括VIH（表示逻辑高电平）和VIL（表示逻辑低电平）。VIH和VIL之间的差值被定义为噪声容限。这个容限越高，系统对噪声事件的容忍度就越高。更快的边沿或转换速率也将改善单端和差分时钟缓冲器中系统的抖动性能。
对于差分时钟输入，也有类似的重要输入电平规格，比如差分输入电压峰峰值或VICM（共模电压），共模电压设定了逻辑0和逻辑1之间的电压阈值。对于时钟输出，重要的规格是VOH（输出高电平）、VOL（输出低电平），即输出高电压和低电压阈值。对于差分时钟缓冲器输出，有VOUT差分峰峰值。就像输入一样，也定义了差分输出的共模电压，即VOS，也称为C交叉或交流参考电压。对于这两种输出类型，你都需要关注输出阻抗ROUT，也就是从设备输出端看进去的阻抗。
对于CMOS单端信号，各种输出电平在第一行中有所表示。不出所料，由于它是轨到轨摆动，中间电压是VDD的一半。对于LVDS差分信号类型，它通常在1.2V共模电压附近有700mV的摆动。
接下来是LVPECL差分信号，它的摆动更大，并且输出参考VDD的阻抗较低。如今，HCSL时钟缓冲器在分配PCIe信号方面越来越受欢迎。HCSL波形的VOL为0V，也就是接地电平。
你可以找到许多类型的CML时钟缓冲器，它们的输出摆动通常略有不同。缓冲器的输出相位噪声特性由输入到缓冲器的相位噪声和缓冲器本身的相位噪声组成。左边的图是某款CMOS缓冲器的参考相位噪声图。右边的图是该设备的输出相位噪声图。通过比较，我们可以看到附加抖动可以忽略不计。
任何相位噪声图主要与两种类型的噪声相关：低频偏移噪声和宽带热噪声。低频偏移噪声通常与闪烁噪声相关，有时也称为1/f噪声，因为它的噪声功率与频率成反比。另一种重要的噪声类型是热噪声，它具有均匀的噪声功率谱。它与电阻、晶体管和其他类似元件相关。
缓冲器中的抖动和相位噪声敏感度会因信号摆幅和架构的不同而有所差异。较高的输入信号摆幅更好。输入转换速率越高，相位噪声中的抖动就越低。从系统层面来看，较高的输出转换速率对系统的抖动和相位噪声性能也更好。较高的输出负载有时会降低性能。
这里的时钟树展示了一个典型的情况，在这种情况下可能会存在系统级的建立时间问题。从输入到输出的传播延迟对于系统定时至关重要。较高的传播延迟可能会导致更长的建立时间，或者限制最大工作频率。
在这里，我们看到了一张测量时钟缓冲器输入和输出波形传播延迟的示波器截图。被测量的时钟缓冲器是同相的。所以传播延迟是从输入的上升沿测量到输出的上升沿，结果得到的延迟约为10.8ns。请记住，为了进行准确校准，要减去测试设置中印刷电路板走线或电缆的延迟。对于这个图，所有的输出波形都有很好的对齐，这被称为通道间偏差。低偏差对于将精确的时钟分配到多个地方很重要。
缓冲器通常用于将时钟分配给并联连接的ADC，以实现更高的分辨率。在这样的应用中，必须注意确保通道间偏差满足允许的时钟变化范围，符合ADC设备的孔径延迟规格。当使用多个缓冲器时，所选时钟分配缓冲器的设备间偏差也很重要，以确保多个ADC设备之间的定时同步。
缓冲器的功耗取决于特定使用场景的多个参数。工作频率、输出负载、VDD、激活的输出数量都可能产生影响。功耗还取决于缓冲器中使用的架构类型，即电流模式或电压模式。在电压模式架构中，功耗会随着工作频率的增加而增加。CMOS缓冲器就是一个例子。在电流模式架构中，例如LVPECL，功耗通常与频率无关。
“输出负载”一词是指连接到输出端的任何连接。它会对缓冲器的交流性能产生重大影响，可能会影响输出幅度、上升时间、下降时间、传播延迟、输出偏差，甚至均方根抖动。我们将在另一个精密实验室视频中更多地讨论不同的输出类型和合适的负载。
总结：时钟单元作为电子系统关键部分，由时钟发生器和时钟缓冲器构成。时钟发生器能解决多时钟源系统问题，其选型需关注压控振荡器频率范围、分数分频器、环路滤波器带宽、鉴相器频率等参数，还支持扩频时钟技术，具备灵活配置、多电源电压适配及不同温度等级等特性，且分为通用型与高性能型以满足不同抖动性能需求。时钟缓冲器广泛应用于各类系统，其关键参数涵盖电源类型、信号类型、输入输出电平规格、相位噪声、抖动、传播延迟、通道间偏差及功耗等，设计应用时需综合考量这些参数，以实现精准时钟分配与系统稳定运行。
